Analyseur logique FPGA/en

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It is possible to synthetise a logic analyzer on a papilio FPGA board.

J'ai fait un test concluant du portage realise par Jack Gassett du SUMP Logic Analyser, sur papilio One 500k. J'etais particulierement interesse par la version "JTAG" du sump, qui utilise le channel A du FTDI, laissant le channel B libre pour le port serie normal du FPGA. De plus, je compte utiliser l'analyseur logique sur des signaux internes du FPGA, pour debugger d'autres designs. Pas besoin de sondes externes donc.

J'ai utilise les sources vhdl inclus dans le paquet DesignLab1.0.1 :

  • C:\DesignLab-1.0.1\examples\00.Papilio_Schematic_Library\Libraries\Benchy

Le serveur jtag :

  • C:\DesignLab-1.0.1\tools\papilio-prog-jtag-server

Le client OLS :

(j'ai utilise la version 0.9.7.2)

Etapes :

  1. configurer le FPGA en chargeant le bitstream (utilise le channel A JTAG)
  2. lancer le serveur JTAG (utilise aussi le channel A)
  3. lancer le client OLS
  4. lancer une capture avec les parametres :
  • type=network
  • adress=127.0.0.1
  • port=5000
  • Device Type=Open Bench Logic Sniffer
  • Acquisition.Clock=100MHz

Le code VHDL est dispo sur mon github :