Résumé de l'Atelier FPGA - Session 3

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Résumé

Cette troisième session a commencé par la présentation des circuits logiques de base :

  • les portes
  • les multiplexeurs
  • les additionneurs
  • les comparateurs
  • les bascules
  • les compteurs
  • les registres à décalage
  • les ALU (Unité Arithmétique et Logique)
  • les Machines à Etats Finis (Moore et Mealy)
  • les mémoires (BlockRAM, SRAM, SDRAM/DDR,...)

Ensuite, passage à la pratique avec la présentation du VHDL via l'implémentation des designs patterns classiques pour modéliser quelques circuits logiques vus précédemment (multiplexeur, compteurs et machines à état finis).

Pour finir, en réutilisant ces design patterns, nous avons implémenté le chenillard en VHDL en utilisant un Component générique ensuite instancié, puis testé via un testbench.

En images

  • La simulation du composant via un testbench et ISim

Simulation via un testbench